En el foro de microprocesadores en San Jose, el martes, El director científico del Power5 en IBM el Doctor Balaram Sinharoy,divulgó detalles adicionales sobre el chip en el que ha estado trabajado durante los pasados años..
El Power5 está construido sobre las bases del diseño del Power4, con muchas mejoras para aumentar el rendimiento, permitiendo usar más procesadores en un sistema y mejorar el consumo de electricidad. Al mismo tiempo, Sinharoy dijo que todo el código desarrollado para el Power4 será totalmente compatible con el Power5.
Como el Power4, el Power5 contiene 2 núcleos de procesador en un mismo chip. Estos núcleos comparten una caché L2 1.92Mb comparado con una de 1.44Mb en el Power4 integrada en el chip. Tanto el Power4 como el Power5 tienen una cache L3 externa al chip, pero IBM diseñó la cache L3 para conectar directamente a la caché L2 en vez de entre el controlador de memoria y el procesador como en el Power4. Sinharoy dijo que esta “puerta trasera” caché permite al Power5 ser más escalable con diseños multiprocesador. La caché “puerta trasera” mejora el rendimiento reduciendo la latencia de la caché L3.
El Power5 también incorpora un controlador de memoria integrado en el chip, para mejorar el rendimiento. Cada Power5 puede soportar hasta 1024Gb de memoria, comparado con los 512Gb de cada Power4. Como el controlador de memoria esta en el chip, los diseñadores solo necesitan conectar la memoria al chip en vez de ir a través northbridge.
Fuente: MacCentral.com
Velocimetro/cuenta kilometros.
Que te parece el circuito de esta pagina web?
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